Tempo logico @ Lavoro per la modellazione e l'analisi dei sistemi embedded

Il tempo logico è una forma di tempo rilassata promossa dai linguaggi sincroni che è funzionale, elastico (può essere astratto o raffinato) e multiforme. Tutte queste proprietà rendono il tempo logico adeguato anche al momento della progettazione, mentre le annotazioni precise del tempo fisico dovrebbero avere importanza solo nelle fasi successive della post-sintesi. Il Clock Constraint Specification Language (CCSL) è un linguaggio concreto dedicato alla modellazione e all'analisi delle proprietà del tempo logico. Il CCSL è stato inizialmente definito come un compagno per il modello temporale del profilo UML per MARTE. Ora è diventato un vero e proprio linguaggio di modellazione specifico del dominio per l'acquisizione di relazioni causali, cronologiche e temporali. Dovrebbe completare altri modelli sintattici per catturare il loro modello di calcolo sottostante. Questo libro inizia con la descrizione dei modelli storici della concomitanza che hanno ispirato la costruzione del CCSL. Poi, il CCSL viene introdotto e utilizzato per costruire librerie dedicate a due modelli standard emergenti del settore automobilistico (East-ADL) e dell'avionica (AADL). Infine, viene presentata una tecnica basata sull'osservazione per verificare le implementazioni Esterel e VHDL rispetto alle specifiche CCSL.

Dr. Eng. Habil. Frederic Mallet is een Associate Professor in de Computer Science afdeling van de Nice-Sophia Antipolis Universiteit. Hij is lid van de AOSTE onderzoekseenheid, een gezamenlijk team van het I3S laboratorium en INRIA Sophia Antipolis onderzoekscentrum. Hij is stemgerechtigd lid van de OMG revision task forces voor MARTE en SysML UML Profiles.