Riduzione del tempo di prova durante la progettazione per la testabilità

Poiché la tecnologia VLSI si sta continuamente riducendo a nodi tecnologici più bassi, abbiamo bisogno di una tecnica efficiente per i test. Ora, l'affidabilità e la testabilità sono entrambi parametri importanti nella progettazione VLSI di oggi. Ridurre il tempo di test è la sfida principale in scan based DFT (o test) la sequenza che, quando applicata a un circuito digitale, permetterà alle apparecchiature di test automatico di distinguere tra il comportamento corretto del circuito e quello difettoso causato dai difetti. Ora, le macchine ATE sono macchine molto costose, cioè (i) un numero maggiore di modelli di test richiederà più tempo per essere eseguito e questo si traduce in un costo maggiore. (ii) più architettura di dati per un test efficace dal punto di vista dei costi. Quindi, più volume di pattern richiederà più capacità di archiviazione. Un volume di pattern più grande richiede anche più tempo per l'operazione di scansione nel DUT. Il compilatore DFT di Synopsys viene utilizzato per generare il progetto di scansione verificato. Lo strumento ATPG genera vettori che possono rilevare il volume necessario per memorizzare più memoria, il che comporterà un costo maggiore. Lo strumento ATPG genera un rapporto statistico in seguito che ci dice informazioni sulla categoria di errore che dobbiamo interpretare per debuggare i problemi di copertura. Il miglioramento del tempo di test riordinando le celle di scansione è l'obiettivo principale.

El profesor Yogesh Parmar ha completado el ME en el campo de la Ingeniería Electrónica y de Comunicaciones de la Universidad Tecnológica de Gujarat, Vadodara, Gujarat.El Dr. Haresh A. Suthar ha completado el BE- Electrónica, ME- Control Automático y Robótica y el doctorado en el campo de Control y Optimización de la M.S.University of Baroda, Vadodara, Gujarat.