Optymalizacja wydajno¿ci w sieci na chipie

Rosn-ca z-o-ono-- uk-adów SoC (System-on-Chip) doprowadzi-a do w-skiego gard-a systemu z powodu problemów ze skalowalno-ci- systemu magistrali. Prowadzi to do spadku wydajno-ci przysz-ych uk-adów SoC z bardziej z-o-onymi obwodami wewn-trz nich. Sie- na chipie (NoC) zostäa zaproponowana jako jedno z rozwi-zä maj-cych na celu przezwyci--enie tych problemów, zw-aszcza w odniesieniu do komunikacji mi-dzy w-asno-ciami intelektualnymi (IP) w chipie. Podstawy projektowania NoC obejmuj- wybór topologii sieci, a zatem konieczna jest optymalizacja wydajno-ci, aby zapewni- pe-ne wykorzystanie mo-liwo-ci sieci. W zwi-zku z tym zaproponowano wielopoziomowe techniki partycjonowania sieci w celu uzyskania optymalnego projektu sieci w oparciu o jej wydajno--. Wydajno-- sieci mierzona jest jej przepustowo-ci-, -rednim rozmiarem kolejki, czasem oczekiwania i utrat- danych. Technika ta jest stosowana w studium przypadku przy u-yciu aplikacji wideo MPEG-4. Oczekuje si-, -e proponowana technika zwi-kszy wydajno-- NoC.

Muhamad Qaedi Edanan es licenciado en Ingeniería Electrónica (Informática) por la Universiti Malaysia Sarawak (UNIMAS). Asrani Lit es investigadora científica del Departamento de Electricidad y Electrónica de UNIMAS.